你好 请问你有74ls1674ls90构成24进制 24进制加法计数器接线图吗…如果方便的话能加个q或者微信吗…

来源：蜘蛛抓取(WebSpider) 时间：2018-05-29 01:11 标签： 74ls161十进制计数器
用74LS160怎么设计任意进制计数器_百度知道
用74LS160怎么设计任意进制计数器
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　　方法：使用清零端和置数端都行，比如8进制计数器，可以把Q3非，Q2，Q1，Q0接与非门后接到清零端；如果是多位如24，就用两个160，将个位的进位端接到十位的EP，ET端。　　计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。
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使用清零端和置数端都可以，比如8进制计数器，可以把Q3非，Q2，Q1，Q0接与非门后接到清零端。如果是多位如24，用两个160 就可以了 将个位的进位端接到十位的EP，ET端
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比如说你想要N进制，当输出端的数到你想要的N时，用反相器将输出端全变换为1然后用4输入与非门输出连接在清零端即可
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怎么用俩74LS160计数器做成一个十二进制数计数器
这是需要当作时钟信号中的时做脉冲的
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组合逻辑电路----试用八选一数据选择器实现逻辑函数：写出输出Y的表达式，画出连线图。T576的功能表和外部引线排列分别见下表和图。使能端S选择输入A2A1A0输出Y1***00000S
T576A0 D7 D6 D5 D4 D3
D1 D0DDDD60111D7 该题若按图示是不能构成表达式所要求的电路，因为T576是一个八选一数据选择器，输出范围是0~7八个输入数据之一。但是，本题说得十分明白，就是要求你一定完成上述表达式的功能，怎么办？只有用两片8选1多路选择器和其它门的组合实现 16选1的多路选择器。??
输出表达式：Y = Y1Y2 = 11+01+1010注：这里用0表示反码、1表示原码。??
连线方法是将两个选择器的编码输入端并联起来，连接B、C、D；将两个使能端经过一个非门连接起来，连接A。直接接A的选择器的输出是低八位，经非门接A的选择器的输出是高八位；最后，用一个二或门连接Y1、Y2作为输入，其输出为Y。??
注意符号A在这里的定义，它是四位二进制数中的最高位，相当于A3。
二、时序逻辑电路-----下表和示图分别将四位同步二进制加法计数器T4161的功能表和外部引线排列，T4161的外部接线图请在书中查看。试求：1．用置位法构成十四进制计数器（→→ … →）
2．用复位法构成十进制计数器（→→ … →）
CPRdLDS1S2工作状态*0***清零↑10**预置数*1101保持（包括C）*11*0保持（C = 0）↑1111计数74LS160是十进制加法计数器，74LS161是十六进制加法计数器。他们的CP控制端接外来时钟脉冲CP，进位输出C，在作两个芯片级联时，进位输出C接高位的74LS160（1）的工作状态控制端EP和ET，当EP和ET端为高电平时，高位计数器可以计数。两片74LS160级联使用时，可构成一百进制计数。
置位法构成任意进制计数器当置数端LD为低电平时，计数器按设定好的状态置数。若要构成从0状态加计数至N进制的计数器，那么，只要将该状态通过与非门或反相器接回至置数端，即可以完成从0状态加计数至N状态的计数功能了。[例如：要实现十进制（?? LL ??）加计数功能，只要将计数器输出端Q3Q0引出通过与非门接至计数器异步置位端即可]。另外：实现计数器状态的跳跃有反馈复位法和置位法两种。置位法即前面所述，反馈复位法是在原有的M进制计数的基础上，从起始状态S0（通常为0000）开始计数，在接收了N个脉冲后，电路进入SN状态。利用SN状态产生一个反馈复位脉冲将计数器置为S0状态，这样就跳跃了（M-N）个状态，实现了N进制计数.
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74ls160介绍
&用于快速计数的内部超前进位
&用于n 位级联的进位输出
&同步可编程序
&有置数控制线
&二极管箝位输入
74ls160是十进制计数器，也就是说它只能记十个数从（0-9）到9之后再来时钟就回到0，首先是clk，这是时钟。之后是rco，这是输出，MR是复位低电频有效（图上接线前面花圈的都是低电平有效）load是置数信号，当他为低电平时，在始终作用下读入D0到D3。为了使161正常工作ENP和ENT接1另外D0到D3是置数端Q0到Q3是输出端。
这种同步可预置十进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。
这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。
超前进位电路无须另加门，即可级联出n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入（ENP和ENT）计数时必须是高电平，且输入ENT必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能ENP和ENT输入的跳变不受时钟输入的影响。
电路有全独立的时钟电路。改变工作模式的控制输入（使能ENP、ENT或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。
74ls160逻辑图
74LS161介绍
74LS161是4位二进制同步计数器，该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。
74LS161的引脚排列和逻辑功能如图1所示。各引出端的逻辑功能如下。1脚为清零端/RD，低电平有效。2脚为时钟脉冲输入端CP，上升沿有效（CP&）。3~6脚为数据输入端A0~A3，可预置任意四位二进制数。7脚和10脚分别为计数控制端EP和ET，当其中有一脚为低电平时计数器保持状态不变，当均为高电平时为计数状态。9脚为同步并行置数控制端/LD，低电平有效。11~14脚为数据输出端QQ30~。15脚为进位输出端RCO，高电平有效。74LS161可编程度数器的真值表如下。
表 74LS161可编程度数器的真值表
74ls161和74ls160 有什么区别？
74ls161为四位二进制，74ls160 为2-10进制；且都为同步可预置计数器。
74ls161 是4位二进制同步计数器（直接清除），74ls160 是4位十进制同步计数器（直接清除）。
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