Hi Friends, the
is down for maintenance.
We'll come back soon.芯片制造工艺的 22 纳米级意味着什么？这里的纳米单位是指什么？
晶体管栅极是什么作用？它的长度意味着什么？越短越好吗？
// 感谢邀请 : )首先，关于 22nm、32nm……这些数值的意义。这是「国际半导体技术蓝图（ITRS）」[1] 用来划分半导体制程技术工艺代的节点数值。对此我在另一问题的回答中[2] 有详细解释，可供参考。概括来说，它描述了该工艺代下加工尺度的精确度。它并非指半导体器件中某一具体结构的特征尺寸，而是一类可以反映出加工精度的尺寸的平均值。比如，在 DRAM 存储单元中，该数值与两条金属线最小允许间距的一半相等；在模拟电路的 MOSFET 中，它可能与最小允许的沟道长度相等。
然后，关于新的先进工艺代的发展意味着什么。最直观地，它反映出：集成电路通过微电子制造工艺加工生产能达到更大的集成密度——在相同的面积中，有可能容纳更复杂的电路系统，同样功能的电路须占用的体积可能会更少；对同一电路系统，由于集成度的提高、信号物理路径的缩短，可能达到更大的运行速率；对于数字电路来说，实现相同计算功能所须的能耗可以更低；当然未必一定是优点，某些电路模块的功能或许就是提供大功率，它们的设计难度反而会增加。新的加工工艺可能会在半导体材料中引入新的电学特性，由此可能会引出全新的设计方法；其他等等……其他一些可能性：在消费领域，当工业界上线新的工艺代后，意味着原先工艺代的产品将会降价，同时同类产品的性能将跃迁入一个新的层次——业界常常称这种现象叫「摩尔定律」；由于微电子制程技术目前尚依赖「光刻」[3] 技术，而光刻的分辨率仍是有极限的，这也意味着，当工艺代进一步推进、尺寸进一步缩小时，也不得不思考未来加工工艺的发展方向和具体技术上的实现办法。----[1] [2] [3]
有些东西需要纠正一下。22nm工艺并不是指晶体管间连线线宽。金属连线的线宽肯定是大于22nm的。22nm只是指晶体管栅极的最小线宽。实际设计中除了栅极，其他的设计尺寸一般都大于工艺节点的尺寸。即使是栅极也不都是使用最小线宽的。具体看图：（这个图只是举个栗子，实际的22nm工艺已经使用金属栅极和双阱工艺而不是多晶硅栅和N阱工艺了）（这个图只是举个栗子，实际的22nm工艺已经使用金属栅极和双阱工艺而不是多晶硅栅和N阱工艺了）这是与非门和或非门的版图。白的是衬底层，红的是多晶硅层，蓝的是金属层。这其中只有红的多晶硅栅极的最小线宽是可以达到22nm的。其他一切尺寸都是要大于22nm的，具体各层线宽的最小值需要看该工艺的设计手册。至于为什么用栅极线宽而不是其他的线宽来表征工艺节点，是因为栅极宽度一般是整个设计中最重要的参数。关于LZ的问题：1 晶体管栅极是什么作用？晶体管栅极是晶体管的控制端。晶体管（这里只考虑MOSFET，不考虑BJT啥的）有四个电极：栅、源、漏、衬底。其中衬底电压一般是固定的，也不会有电流流入，可以忽略。栅极是控制极，栅极和源极之间的的电压差，控制了漏极和源极之间的电流大小。（就是个跨导啦）简单地说栅极就是一个开关。。。2 它的长度意味着什么？晶体管最主要的功能就是通过栅极控制源漏之间的电流。这个电流受很多因素影响：晶体管迁移率、绝缘层电容还有各种奇怪的非理性效应等等。以上这些是完全由工艺决定的，不可设计的。一般情况下唯一可以设计的东西就是沟道宽长比。而沟道宽长比基本上就是晶体管栅极的长宽比（长沟器件可以直接近似，短沟器件要加修正项）。也就是说在电压一样的情况下，栅极越宽，沟道就越长，源漏电流就越小。3 越短越好吗？简单的说，是的。最小线宽越小晶体管的最小尺寸就越小，设计出来的芯片面积就越小，同一块晶圆就能塞下更多同样功能的芯片，芯片的价格就越便宜。（当然这里只考虑了生产成本）而且新工艺在漏电、截止频率方面都是优于老工艺的，一般工作电压也会稍稍降低，设计出来的芯片功耗能够更低，工作频率能够更高。不过以上优点大部分都是针对数字电路的，新工艺对模拟电路影响不大。因为相对于数字电路，模拟电路通常需要驱动更大的负载，所以需要使用大尺寸器件。你最小尺寸缩得再小人家也用不了。。。对模拟电路来说新工艺主要是截止频率和迁移率上的区别。
作为国内某Fab PE（process engineer，工艺工程师），无药怒答一波。在看完楼上的那些回答后，有两个感悟。一个是百度和大学害死人，还有一个是真正的fab PE怎么会有时间来知乎！！好了，吐槽完毕，继续答题。=============================坑爹的分割线=============================对于题主提出的问题，一一进行解答。1， 芯片制造工艺的22纳米级意味着什么？这里的纳米单位是指什么？对于芯片产业而言，最重要的一个技术指标的衡量就是关键尺寸（critical dimension，简称CD），这表示一个fab甚至是当前的芯片制造业所能达到的最小的工艺水平。但是这并不是表示所有的工艺都必须要用22nm完成，只是在一些最关键的部位，例如楼上所提到的沟道长度，其工艺的水平直接关系到最后做出的器件和整体的芯片的性能，所以越小越好。也不是说无止境的小，只是在通过各种手段将CD缩小后带来的负面效应降低到能接受的范围后所能达到的最小线宽。这里的nm单位就是你正常物理认知的nm单位，没有什么特殊的含义。不需要惊讶，咱们PE也都好歹是高考过来的。2，晶体管栅极是什么作用？晶体管栅极的作用就相当于你家点灯的开关一样，它则是每个mos管的开关。说的专业点，对于一个mos管而言，在会在一定的电压下开始工作，而这个电压被称为阈值电压，阈值电压就是加在栅极上。栅极下方对应的就是称为沟道的区域，当栅极电压小于阈值电压时，沟道不导电，大于阈值电压，沟道中就会有大量的正负电荷进行导电，他们被称为载流子。可以去搜两张mos的结构图便于理解。（这里的区域指的是mos管两端的源极和漏极，自行百度，不赘述。）3，它的长度意味着什么？它的长度可以理解为两地的路程。载流子从一个区域到另外一个区域需要跑路吧？跑路有远近吧？路程短了跑的就快了吧？跑的快了器件速度就快了吧？每个器件的速度都提上去了安兔兔2W,3W跑分就不是梦了吧？恩，就是这么简单。4，越短越好吗？当然不是。这个首先从一个具体实现的角度来讲，你不可能无限短下去，制造业也是工业啊，工业是有极限的。限于机器限于人力。然后从科学的角度来讲，当你沟道短到一定程度后，和你传输电流的载流子大小接近，你可以想象一下你要参加跑步，结果终点就在你起点转个身的位置，那你根本不用跑啊。同理，当你带点的载流子不跑就能到对面的那个区域，同学，你这不是短路是什么？在mos管不加点的情况下就通电了，这还怎么玩？你家电闸的开关不管什么时候都是打开的状态，你想象下这日子怎么过。再说的科学一点，附加解释上一条答案，器件的性能并不是和长度线性相关的，而是和一个叫宽长比的物理量相关，当然这也不是线性的。在微电子的世界里线性这个概念都是在很多约束下才能成立的。至于宽长比则是你的栅极的宽度和长度的比，也是你沟道宽度长度的比。这个再展开讲我可以给你讲半本模电半本半导体器件的书了。不再赘述，求知欲强的话找个靠谱的网站自行学习吧。=====================================================================国内Fab圈子太小，匿了匿了。虽然大部分工程师都不逛知乎，但是不排除被人肉的可能，留点小秘密吧。
泻药 我只是个学生，简单回答下自己知道的吧。话说你题目的问题我没太懂，按我的理解说。我想你会关注这个问题，是因为Intel最近的新款CPU Ivy Bridge的新闻，大概去年5月份的事，Intel推出了三栅极（Tri-Gate）晶体管。对于我们这行，绝对是一次革命性的飞跃，如@李楠@李享所说，更小的管子带来更高的集成度，更低的功耗等等好处（至于峰值频率我持怀疑态度），Tri-Gate使得反型层面积增加，可以用于更高的驱动电流。用过不同工艺仿真的我切身体会到工艺所带来性能的提高。22n意味着什么？物理含义的话，如@叶小飞 所说，那段是翻译Intel官网的一段介绍 从性能来说，与之前的32n平面晶体管相比，Tri-Gate单晶体管功耗下降50%（毕竟这个官方描述，我记得看过报道，单管和实际应用整体差距还是挺大的，没那么省功耗。），性能提升37%。即在管子在“开”的情况下，尽可能的流过更多电流；在“关”情况下，流过最少的电流；而且两者转换速度快。详见P18-23： 2. 纳米单位指什么？ nm=1 m，我想你问的更可能是指22n指什么长度，从工艺角度来说，指芯片上晶体管和晶体管之间导线连线的宽度，俗称“线宽”。 3. 关于晶体管栅极栅极的材质决定了一个叫“阈值电压”(Vth)的东东，而栅-源电压(Vgs)和这个Vth的差可以改变栅极下方区域的导电能力。说的有点理论了，如果感兴趣最好找本集成电路或是半导体相关的书，最简单的理解就是：栅极电压可以控制管子的电流，也便可以实现模拟电路中的增益特性，还可以实现数字电路中的开关特性（CPU是数字电路）。 栅极的长度是个非常重要的指标，在设计中是根据电路设计调整的，其最小长度也可以理解为工艺长度（如22n，貌似一般会比工艺大一点，我不确定）。在极限之前，貌似是量子物理吧，自然是和工艺长度一样越小越好。虽然也会有些问题 当然，越小越好对用户来说是绝对正确的（除了价格问题，呵呵），对于设计者来说，尤其模拟设计，苦比哇... 对于Intel这个22n的Tri-Gate，个人觉得主要针对的是移动市场，Intel Atom总拼不过ARM，用上新工艺，希望效果显著，好坐等看各种手机、平板大战，哈哈！ 更具体邀请@谢丹、@刘竹溪 前辈补充指正。
意味着你要花钱更新的CPU了，当然这是扯淡的话。 　22纳米三栅极晶体管的栅极非常小，人的一根头发的宽度就能容纳超过4000个栅极。　　如果一幢普通房子按照晶体管的发展速度持续缩小，那么它已经小到你只有通过显微镜才能看到它。要想用肉眼看到22纳米的晶体管，你必须把一块芯片放大到比房子还大。　　与英特尔1971年推出的首款4004微处理器相比，22纳米CPU的运行速度提高了4000多倍，而每个晶体管的能耗则降低了5000倍。每个晶体管的价格降低到原来的1/50000。　　 一个22纳米晶体管可在1秒钟之内开关1000亿次。一个人开关这么多次电灯，差不多需要花2000年时间。出处：
专业的东西就不赘述了。有个挺好的比喻，芯片加工好比在印钞票，晶圆就是纸，光刻（及其他工艺流程）就是把纸变成钞票的印钞机，最后把芯片卖了就换成了真的钞票。如果印钞机的印刷速度不变（芯片加工的各种物理化学反应的速率基本是确定的），如何在同样的时间印刷更多钞票呢？两个方向：1. 增大纸张的面积（当然印钞机也要更新换代适应大的纸张）；2. 在保值的情况下缩小每张钞票的面积。这恰好对应了现今芯片制造工艺发展的两个方向：1. 使用更大的晶圆（现在好像在搞450mm）；2. 缩小晶体管尺寸，就是缩短沟道长度（现在市场上是22nm，未来将继续缩小）。Intel，TSMC什么的，说白了目的就是要挣钱。小的晶体管带来的性能提升当然不错，但资本家们显然更关注利润的最大化：最大化“印钞机”的速率。当然对外宣称不能这么赤裸裸，还是要说“缩小晶体管是为了增强性能，提升用户体验 blablabla”。
1、芯片制造工艺的 22 纳米级意味着什么？
22纳米意味着集成电路集成度会更高，一个晶圆（wafer）上可以流出更多的芯片，意味着原材料成本的分摊。而且特征尺寸越来越小也意味着晶体管开关速度的提升，以及芯片功耗的降低。2、这里的纳米单位是指什么？
不知道题主说的“纳米单位”是什么意思，按照个人理解来回答吧。纳米是长度单位，22纳米指的是晶体管的特征尺寸，即指，使用这套工艺的芯片中，晶体管的栅长大于等于22纳米。3、晶体管栅极是什么作用？
晶体管栅极相当于一个门。
这里好像需要讲一个概念，上面的答案都说晶体管栅长晶体管栅长的，其实只有场效应管有栅（Gate）这个概念。一般说的晶体管指的是晶体三极管，三极管包含了双极型晶体管和场效应管，双极型晶体管的三端分别被叫做发射极（E），基极（B），集电极（C），而场效应管的三端分别被叫做栅极（Gate），源极（Source），漏极（Drain），学过模电的人应该有印象，模电书上画的晶体管都是以E、B、C标注的三端吧...不过目前用得比较多的是场效应管。以MOS管为例，当栅、源、漏三端之间的电压关系满足一定条件时（该条件根据是NMOS还是PMOS会有很大的不同，根据栅长会有较小的不同，具体可以参考拉扎维和Sansen的书），源端和漏端之间通道就会被打开，电流会从一端流向另一端（具体流向取决于是NMOS还是PMOS）。想随意了解一下的请百度和维基，想详细深入了解的，请参考模拟三大圣经..4、它的长度意味着什么？
太难回答了，看了下上面的答案，赞同
（个人感觉这个答案比其他的靠谱），不知道是不是因为问题被修改的缘故5、越短越好吗？
在有匹配的工艺前提下，越短越好，也就是说，22nm工艺的芯片当然比32nm的好（管子尺寸越小，集成度越高，开关速度更快，功率也越低）。
通常在推导公式的时候，为了简化会省略掉一些项，理由是“影响太小”，在建立模型时，为了简化模型，通常会省略掉一些寄生效应，理由是“影响可以忽略不计”，但是随着特征尺寸越来越小，这些寄生效应就越来越不可忽略，一些小的漏电流也不可被忽视，如果不加以修正的话，短沟器件和长沟器件之间的差别会非常大。
而且半导体器件本身也是有物理极限的，原子再小，也是有直径的啊，硅原子直径是纳米级的。
而且随着特征尺寸越来越小，栅极和有源区（D/S）之间的绝缘层也会越来越薄，会导致很容易被电压击穿。而且越短越好也是对数字电路而言吧，模拟电路目前用点13~点18的比较常见吧（0.13um、0.15um、0.18um）----------------------------------------------------------------------------------------------------------------------------------------哦对，第一次答题，请大家多多指教就酱。
22 纳米.电路的非理想性更加明显，电路设计会更加困难。以后再发展，或许会放弃SI工艺，采用别的工艺来实现。
年底intel要发布14nm移动版的处理器，高性能，低功耗，农企还是28nm、、、要不是怕被弄断调查，14nm估计早就发布了，就好像今年年底也仅仅是发布移动平台的处理器，我相信，14nm的技术几年前可能就已经被intel掌握。农企很给力，u秒英伟达，卡秒intel。你们不要黑她
1nm = 10^(-9)m，22nm工艺指的是线宽为22nm。最直接的好处是，可以把die做得更小了，die小了之后，成本就低了。其次主要就是功耗可以降低。
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集成电路的互连线材料及其发展
     　　陈君， 侯倩，廉得亮　　（深圳大学信息工程学院,广东 深圳 518060）　　摘要：集成电路(Integrated Circuits)的快速发展，导致对互连线的材料要求更高，互连线的问题成为了集成电路的研究热点。尤其是当电路的特征尺寸越来越小的时候，互连线引起的各种效应是影响电路性能的重要因素。本文阐述了传统金属铝以及合金到现在主流的铜以及正在发展的新型材料――碳纳米管作为互连线的优劣，并对新型光互连进行了介绍。　　关键词：集成电路；互连线；金属；碳纳米管；光互连0引言　　如今，集成电路（Integrated Circuits, IC）朝着高密度和低功耗方向发展，IC中器件的特征尺寸日益减小，现代集成电路可以集成得非常紧凑,可将数十亿晶体管和其他电子组件集成在一个面积约1 cm2甚至更小的衬底上。由于特征尺寸越来越小，互连线越来越细，导致互连引线横截面和线间距的减小, 电阻、电容、电感引起的寄生效应越来越影响电路的性能，互连RC延迟成为限制整体信号传播延迟的重要原因。所以集成电路的互连线的发展对集成电路的发展影响深远。减少RC延迟、动态功耗以及相声噪声是研究集成电路互连线的新材料的动力［1］。1金属互连线　　集成电路金属互连引线在选材方面需要具有较小的电阻率且易于沉积和刻蚀。集成电路芯片中的金属连线通常要能够承受很高的电流强度（105A/cm2以上），在高电流强度下，集成电路芯片中就容易出现电迁移。由于金属离子变得活跃了, 大量电子的猛烈撞击就发生宏观迁移现象。电迁移使得金属离子会在阳极堆积成小丘,在阴极出现空洞，导致金属引线断裂，从而使整个集成电路失效［2］。集成电路金属互连引线在选材方面需要具有良好的抗电迁移特性。　　1.1铝互连线　　铝基本上可以满足作为集成电路互连线性能的要求，所以集成电路中最初常用的互连金属材料是铝。在室温下，铝的导电率高（电阻率仅为2.65 μΩ?cm），与n型、p型硅或多晶硅的欧姆接触电阻低（可低至10-6 Ω/cm），与硅和磷硅玻璃的附着性很好，易于沉积与刻蚀。在传统的铝互连工艺技术中,互连引线的加工流程是首先在介质层上淀积金属层铝 ,然后以光刻胶作掩膜,刻蚀形成金属互连引线的图形。随着对于集成电路制造工艺越来越成熟，特征尺寸能做得越来越小，铝互连线也暴露出许多致命的缺陷，尖楔现象和电迁移现象最为严重。　　目前集成电路的衬底基本为硅，然而铝在硅中的溶解度非常低，而硅在铝中的溶解度却非常高，由于这一物理现象，导致了集成电路淀积在硅片上的铝与硅接触时硅会溶于铝中而产生裂缝，一般铝/硅接触中的尖楔长度可以达到1 μm，而集成电路中有源区的厚度一般都在纳米级别。因此尖楔现象的存在可能使某些PN节失效。电迁移现象上文已经说明，随着互连线层数和互连线长度的迅速增加以及互连线宽度的减小,更容易出现电迁移现象。当人们发现铝互连线已经不能适应互连技术发展对互连线材料的需求时,开始做了大量研究，如文献［3,4］中的研究,研究表明使用铝铜合金代替纯铝能解决电迁移现象。　　1.2铝合金互连线　　合金可以增大电子迁移率、增强扩散屏蔽等。文献［5］表明，铝互连线的电迁移问题研究的突破性进展是通过用铝铜合金代替纯铝实现的。1970年,IBM公司的Ames等发现在纯铝中加入少量的铜能够大大提高铝互连线的电迁移寿命,而后经过大批人的研究发现稍微在铝中多加1%的硅即可使铝导线上的缺陷减至最少［6］，而在铝中加入少量的铜，则可使电子迁移率提高数量级倍［7］。　　1.3铜互连线　　集成电路金属互连线制造工艺达到纳米级后，因为超高纯铜具有更佳的电阻率和抗电迁徙能力，很快高纯铜就替代超高纯铝合金成为金属互连线的主要材料［8］。铜替代铝成为集成电路互连线的一个巨大障碍是已成熟的铝互连工艺不适用于铜，铜不能产生易挥发的物质，难以刻蚀，而且铜在硅和二氧化硅中扩散得很快，这使衬底的介电性能严重减弱，用一般的刻蚀方法难以刻蚀形成互连图形。为将铜作为集成电路互连线的材料,就需要发展出与铝布线完全不同的工艺来解决。铜互连工艺发展采用了全新的布线工艺，目前应用最普遍的为最早由IBM提出的镶嵌工艺［910］。但是，集成电路技术进入32 nm这一节点后，就算是镶嵌铜线布线的技术，也同样面临着传统的蚀刻铝线互连所面临的问题，互连线的最大有效电流承载密度已远远无法满足需求，电迁移现象也愈发凸显［11］，铜互连线的稳定性，阻碍了集成电路的进一步发展。　　2碳纳米管互连线　　在这种发展趋势下，传统的金属互连线已阻碍了集成电路的发展。于是，对材料的优化成了主要的挑战。自Kroto和Smalley在1985年发现碳纳米管后［12,13］，在世界范围内掀起了一股碳纳米管热。碳纳米管具有很好的电学性能、导电性质、力学性质――极高的强度、极大的韧性和良好的热学性能，还有特殊的磁性能、高的扩散率、高的反应活性和催化性能,以及吸收电磁波的性能。因为碳纳米管拥有的这些性能，其能广泛地用于提高复合材料应力水平、电池的电极改性、导电、电磁屏蔽等［14］。碳纳米管(CNT)由于尺寸较小，能够承受的电迁移电流密度高，且有上述优等性能，能解决纳米尺度以及电迁移的难题，碳纳米管成为目前互连材料的研究热点［15］。　　碳纳米管是由六角网状的石墨卷成的，具有螺旋周期管状结构。由石墨层卷曲而形成的封闭管状结构，根据石墨层图1碳纳米管的结构数的不同可分为单壁碳纳米管(SingleWalled Nanotubes, SWNTs)和多壁碳纳米管(MultiWalled Nanotubes, MWNTs)。如图1所示。单壁碳纳米管由一层石墨组成，又称富勒(Fullerenes tubes)。多壁碳纳米管含有多层石墨，形状像个同轴电缆。　　目前，在各大学的物理系和IBM等公司都在制造碳纳米管，成本相对来说比较高。现阶段制造碳纳米管的方法包括石墨电弧法、催化裂解法(又称CVD法)等［16］。电弧放电法是以含有催化剂（铁系元素、稀土元素等）的石墨棒作阳极，纯石墨棒作为阴极，在电弧室（充满惰性气体）内，通过电极间产生高温连续电弧，使得石墨与催化剂完全气化蒸发，在阴极上生成碳纳米管。但此方法不适用于集成电路。而CVD法是半导体工业中应用最为广泛的用来沉积多种材料的技术，已经成熟。该方法用于生长碳纳米管是在含有碳源的气体(或蒸汽)流反应室内，经金属催化剂表面时分解, 并生成炭纤维导，沉积到晶片表面上。图2是Nishant团队用CVD法制备碳纳米管的装备［17］。　　　　图3不同生长温度下制备的碳纳米管薄膜的扫描虽然CVD法能用于集成电路制备碳纳米管，但是在工艺和可靠性方面都存在很多问题。大多数高质量的碳纳米管的生长温度都超过600℃，这对于硅工艺而言是不允许的。碳纳米管的生长工艺与CMOS工艺的兼容还是要大力研究的。要两工艺兼容，必将牺牲生长温度，由于生长温度越低，碳管中的缺陷也就越多。而且碳纳米管的生长方向、长度和直径可控的生长也是经过长期的研究。可以用来影响碳纳米管生长的因素很多，比如气体［17］、温度［18］、重力［19］。如下图3是文献［18］中在4种不同生长温度（a是750℃，b是800℃，c是850℃，d是900℃）下制备的碳纳米管薄膜的SEM照片。其表明通过生长温度可以调控碳纳米管薄膜形貌和浸润性能。但是利用这些因素制备碳纳米管方法的生长机理研究还不够深入，还不具备现实意义和应用价值，还不能投入生产。　　尽管碳纳米管的发展很快，但是将其集成到当今的大规模集成电路中去的技术还不是很成熟，还属于研究阶段，并未投入工业生产，且虽然目前很多专业人士对碳纳米管带来的挑战提出了各种解决方案，可是到目前为止都没有很好的方案来彻底解决。3光互连　　传统的片上互连技术以及现在一直在大力研究的新型碳纳米管互连的技术到一定的极限就会受到电互连物理特性的制约，但光互连就不同了。光互连的主要优势在于低RC延时、低功耗以及不会有金属互连线的电迁移现象。另外,光互连用于芯片互连不需物理上的新突破。光互连技术已广泛应用于高性能计算机中的机柜间和节点间互连［20］。文献［21］研究指出，FFT 运算规模与加速比的关系如图4所示,运算规模与效率的关系如图5所示,其表明在同等条件下,不论是加速比还是效率,在网孔模型中，光互连（Optical interconnection）比电互连（Electrical interconnection）各方面性能的提高都超过了50%。　　　　的加速比对比　　在各种光互连方案中，硅基光互连技术被认为是最有发展前途的一个方案。硅基光互连的研究具体还包括硅基纳米发光材料的设计、制备；硅基发光材料的设计、制备和激射；硅基发光器件的设计、制备和发光增强；硅图5在网孔结构中，光互连与电互连的效率对比基光源和光波导集成耦合等［22］。具体光互连系统如图6。光互连的研究不单单是互连线的研究，还需要材料、信号处理、光学等学科研究人员的同心协力。　　科研实力无比雄厚的IBM一直在钻研集成纳米光子图6硅基光互连集成系统　　技术，自2003年开始致力于CMOS的研究，取得了显著进展，主要研究成果包括硅光子互连技术所需的各种光子器件的制备；2012年在光信号取代电信号进行信息传输方面取得重大突破。经过十多年的研发，“硅纳米光子”终于利用100 nm以下工艺，在单颗硅芯片内同时整合了多种不同的光学部件和电子电路，但严格来说这也只是光与电的结合，光子只是部分取代了电子。光互连的实用化还需要走很长的路。4结束语　　集成电路的发展离不开对互联线的研究，现在互连线的研究还主要是对金属互连线的优化，金属互连线还是占主导地位，互连线目前的发展趋势还是金属互连线。但是对新的互连线材料的开发及研究是互连线研究的热点。最近经过很多专业人士的研究，互联线发展了新材料――碳纳米管，但是由于这些进展都还处在研发阶段，碳纳米管互连线在制备工艺过程中的问题以及可靠性方面的问题等都没有解决，还没有投入工业生产中。不过由于碳纳米管的优越性，还是值得作为集成电路的互联线研究的。光互连虽然工艺技术上还存在不少问题,未来的制作成本也还无法预估，但是解决和完善这些问题是指日可待的。当光互连技术在集成电路中得到工业化应用时,集成电路必将再发展一大步。参考文献　　［1］ MIKHAIL R. Advanced interconnects: materials, processing, and reliability［J］.ECS Journal of Solid State State Science and Technology,):14.　　［2］ 张文杰, 易万兵, 吴瑾. 铝互连线的电迁移问题及超深亚微米技术下的挑战［J］. 物理学报, 245434.　　［3］ LU Y, TOHMYOH H, SAKA M. Comparison of stress migration and electromigration in the fabrication of thin Al wires［J］. Thin Solid Films, ):.　　［4］ RAMMINGER S, SELIGER N, WACHUTKA G. Reliability model for Al wire bonds subjected to heel crack failures［J］. Microelectronics Reliability, ):.　　［5］ 于建姝.铝互连线电迁移可靠性研究［D］.天津：天津大学，2010.　　［6］ 张蓓榕, 忻佩胜, 孙沩. Al―Si（1%）互连线电迁移失效研究［J］. 华东师范大学学报：自然科学版, 1994（1）:3540.　　［7］ 陈军, 毛昌辉. 铝铜互连线电迁移失效的研究［J］. 稀有金属, 2009（4）:530533.
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