电路常识性概念之——三态门与高阻态的概念及应用
来源：电源网
作者：兔子
我们都知道，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路。高阻态相当于隔断状态(电阻很大，相当于开路)。三态门都有一个EN控制使能端，来控制门电路的通断。可以具备这三种状态的器件就叫做。
计算机里面用1和0表示是，非两种逻辑，但是有时候这是不够的。比如说，他不够富有但是他也不一定穷啊;她不漂亮但也不一定丑啊，处于这两个极端的中间，就用那个既不是+也不是―的中间态表示，叫做高阻态。高电平，低电平可以由内部电路拉高和拉低。而高阻态时引脚对地电阻无穷，此时读引脚电平时可以读到真实的电平值。高阻态的重要作用之一就是I/O(输入/输出)口在输入时读入外部电平用。
相当于该门和它连接的电路处于断开的状态。(因为实际电路中你不可能去断开它，所以设置这样一个状态使它处于断开状态)。三态门是一种扩展逻辑功能的输出级，也是一种控制开关。主要是用于总线的连接，因为总线只允许同时只有一个使用者。通常在数据总线上接有多个器件，每个器件通过OE/CE之类的信号选通。如器件没有选通的话它就处于高阻态，相当于没有接在总线上，不影响其它器件的工作。
如果你的设备端口要挂在一个总线上，必须通过三态缓冲器。因为在一个总线上同时只能有一个端口作输出，这时其他端口必须在高阻态，同时可以输入这个输出端口的数据。所以你还需要有总线控制管理，访问到哪个端口，那个端口的三态缓冲器才可以转入输出状态，这是典型的三态门应用。
如果在线上没有两个以上的输出设备, 当然用不到三态门，而线或逻辑又另当别论了。
高阻态这是一个数字电路里常见的述语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。
的实质：电路分析时高阻态可做开路理解。你可以把它看作输出(输入)电阻非常大。他的极限可以认为悬空。也就是说理论上高阻态不是悬空，它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几是一样的。(当门电路的输出上拉管导通而下拉管截止时，输出为高电平;反之就是低电平;如上拉管和下拉管都截止时，输出端就相当于浮空(没有电流流动)，其电平随外部电平高低而定，即该门电路放弃对输出端电路的控制
典型应用：
1、在总线连接的结构上。总线上挂有多个设备，设备于总线以高阻的形式连接。这样在设备不占用总线时自动释放总线(放弃对总线的使用)，以方便其他设备获得总线的使用权。
2、大部分单片机I/O使用时都可以设置为高阻输入，如陵阳，AVR等等。高阻输入(类似于CMOS输入阻抗)可以认为输入电阻是无穷大的，认为I/O对前级影响极小，而且不产生电流(不衰减)，而且在一定程度上也增加了芯片的抗电压冲击能力。
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bus总线上的max_capacitance违例该如何修？
本帖最后由 whynoreason 于
15:32 编辑
总线bus三态的单元，相信大家都知道。通过工艺库lib里头的max_capacitance的计算，可以得出大概总线上可以挂的三态单元个数为45个。
可是设计中是有64个寄存器的，明显上挂不了64个。修改工艺库的话，工程量太大。
DC综合时，综合能通过，report_constaints -all时会有max_capaticance违例。从设置set_max_capacitance后再compile_ultra，都一样没办法搞定。
从DC到ICC，再到PT，全部提示max_capacitance违例的问题，请各位大虾支招。
目前自己觉得总线上寄存器的写入和读出，分属与两个不同的周期，应该不会互相干扰到。max_capacitance虽然达不到，波形会恶化，但应该还是能实现功能？
还有在做hold time check时，如何设置set_output_delay -min的值呢？用0的话似乎很难搞定。这个值一般有何经验值呢？
望各位大虾支招了。万分感谢！PT后的违例数据：
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还没大虾帮忙啊，自己顶起！
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再次顶起！
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还是没人回复啊。呼呼。。。。再次顶起
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<td class="t_msgfont" id="postmessage_，不管它。
2，跑跑crosstalk，不差太大就OK。旁边隔离。
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