有关於&quot什么意思;基于VerilogHDL的小波...

来源：蜘蛛抓取(WebSpider) 时间：2011-10-13 08:06 标签： quot什么意思
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http://repository.nkfust.edu.tw/ir/handle/29
上傳時間:& 13:55:56
出版者:&國立高雄第一科技大學-電腦與通訊工程研究所
摘要:&有別於傳統的JPEG標準新一代的靜態影像壓縮標準，新興的JPEG 2000標準放棄了「離散餘弦轉換」(Discrete Cosine Transform ,DCT) 為主的區塊編碼方式，而改採以「離散小波轉換」(Discrete Wavelet Transform ,DWT)為其主要的轉換核心。另外，因為JPEG 2000 可提供有損與無損的壓縮、漸進式傳輸、大型圖片的壓縮及感興趣區域等功能，因此，JPEG 2000 的設計可滿足非常多樣的應用，如：印表機、無線手機、數位相機、醫療圖像、網際網路及電子商務等。
由於Lifting scheme擁有可快速的完成離散小波轉換、允許區域內計算和具有可還原性等特點，因此JPEG 2000 標準之離散小波轉換採用Lifting scheme方式以完成其轉換。本論文首先提出一擴展方法以對一維離散小波轉換中的串列輸入信號作對稱性擴展。其次，嘗試使用加法器為主之分散式算術以簡化Lifting scheme為基礎的「9 / 7」濾波器架構中各乘法器電路，另外，再以尋找其共用項的方式進一步降低電路成本。而最後，我們以Verilog HDL語言設計本論文中電路架構並在FPGA中驗證電路的正確性。JPEG 2000 is the emerging standard for coding and compressing still images. JPEG 2000 is based upon a discrete wavelet transformation (DWT), as it compares to the existing JPEG standard that uses the discrete cosine transform (DCT). The JPEG 2000 provides the numerous advantages over the existing JPEG standard. Performance gains include improved compression efficiency at low bit rates or for large images, while new functionalities include, progressive transmission, lossy or lossless compression, and region-of-interest (ROI). The JPEG 2000 standard is being designed to serve a number of different markets and applications such as low bandwidth transmission of images on networks over the Web, Internet, medical imaging, digital photography, e-commerce and scanner applications.
With the advantage of faster implementation of the discrete wavelet transform, fully in-place calculation, and the inverse wavelet transform which can be found by undoing the operations of the forward wavelet transform, the lifting scheme has been chosen in the JPEG 2000 standard. First, we perform a symmetric extension of the input signals. Then, based on the adder-based Distributed Arithmetic(DA), we can use CSD form to reduce the nonzero bits of the 「9 / 7」 filter coefficients and find the share terms of multipliers to reduce the hardware. Finally, the proposed architecture is described in Verilog HDL, synthesized and verified on Xilinx FPGA.
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